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Professionelle Schulungen, Beratung und Projektunterstützung

VHDL-Kurs: VHDL für Fortgeschrittene

  • Inhalt
     
  • Ziele -
    Ihr Nutzen
  • Voraussetzungen
     

Durch den VHDL-Kurs kennen Sie alle gängigen Modellierungsarten hinsichtlich Lesbarkeit, Simulationsgeschwindigkeit und Synthetisierbarkeit. Damit können Sie den für die jeweilige Anwendung am besten geeigneten Beschreibungsstil auswählen. Sie können eine vollständige Testbench aufbauen, Signale für die Simulation von komplexen Schaltungen generieren und VHDL-Konstrukte zur Auswertung der Simulation einsetzen.

Voraussetzung für die Teilnahme an diesem VHDL-Kurs sind Kenntnisse aus dem Training "VHDL-Grundlagen" oder gleichwertiges VHDL-Wissen.

Einführung

  • Entwurfsmethoden, Modellierungsraum von VHDL
  • Order of Analysis, Projektverwaltung

Datenflussbeschreibung

  • Concurrent Signal Assignment, When und With Select, Generate
  • Block Statement, Sichtbarkeit, Guarded Expression

Modellierungsarten am Beispiel LFSR

  • Struktur, Datenfluss, Verhalten

Prozesse mit mehrfachen Wait-Anweisungen

  • Multi-Wait-FSM, Algorithmus als MW-Prozess, Rescheduling
  • Vor- und Nachteile von MW

Packages

  • Package und Package Body, Prozeduren, Funktionen, Overloading

Mehrfachquellen und Treiber

  • Mehrfachzuweisung, Resolution Function (ResFu), Register und Bus bei ResFu
  • NULL-Zuweisung, Signalstärken und mehrwertige Logik

Arithmetik und Typenkonvertierung

  • Arithmetic Packages, Arithmetik Funktionen, Konvertierungsfunktionen, Zähler

Zeitmodell

  • Simulationsalgorithmus, Delta Zyklus, Event Queue, Preemption Mechanismus
  • Verzögerungsmodelle, Rise- und Fallzeiten, Min-, Typ- und Max-Zeiten

Fehlerhaftes Modell

  • ASSERT Statement, Entity Statement Part, Setup und Hold Intervall

Testbench

  • Signalgenerierung, Auswertung
  • Packages textio und std_logic_textio, Ist-/Soll-Vergleich

VITAL (VHDL Initiative Toward ASIC Libraries)

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Hinweis: Dieses Seminar findet in der Hochschule München statt.

  • Den genauen Veranstaltungsort teilen wir Ihnen in der Durchführungsbestätigung mit.

Im Preis enthalten:
Mittagessen, Getränke, Trainingsunterlagen und Ihr Teilnahmezertifikat


ALL INCLUSIVE!

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Offenes Training

TerminPreis *Dauer
24.10. – 25.10.20191.300,00 €2 Tage 
Anmeldecode: VHDL-MORE
* Preis je Teilnehmer, in Euro zzgl. USt.


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> Trainingsbeschreibung als PDF

Onsite-Training

In maßgeschneiderten Workshops kombinieren wir Ihre konkreten Projektaufgaben mit unserem Trainingsangebot. Dabei berücksichtigen wir Ihre Anforderungen bezüglich Inhalt, Zeit, Ort, Dauer, technischem Umfeld und Vermittlungsmethodik.

Für Ihre Anfrage oder weiterführende Informationen stehen wir Ihnen gern zur Verfügung.

> Trainingsbeschreibung als PDF

Coaching

Unsere Coaching-Angebote bieten den großen Vorteil, dass unsere Experten ihr Wissen und ihre Erfahrungen direkt in Ihren Lösungsprozess einbringen und damit unmittelbar zu Ihrem Projekterfolg beitragen.

Für Ihre Anfrage oder weiterführende Informationen stehen wir Ihnen gern zur Verfügung.

VHDL-Kurs: VHDL für Fortgeschrittene

Inhalt

Einführung

  • Entwurfsmethoden, Modellierungsraum von VHDL
  • Order of Analysis, Projektverwaltung

Datenflussbeschreibung

  • Concurrent Signal Assignment, When und With Select, Generate
  • Block Statement, Sichtbarkeit, Guarded Expression

Modellierungsarten am Beispiel LFSR

  • Struktur, Datenfluss, Verhalten

Prozesse mit mehrfachen Wait-Anweisungen

  • Multi-Wait-FSM, Algorithmus als MW-Prozess, Rescheduling
  • Vor- und Nachteile von MW

Packages

  • Package und Package Body, Prozeduren, Funktionen, Overloading

Mehrfachquellen und Treiber

  • Mehrfachzuweisung, Resolution Function (ResFu), Register und Bus bei ResFu
  • NULL-Zuweisung, Signalstärken und mehrwertige Logik

Arithmetik und Typenkonvertierung

  • Arithmetic Packages, Arithmetik Funktionen, Konvertierungsfunktionen, Zähler

Zeitmodell

  • Simulationsalgorithmus, Delta Zyklus, Event Queue, Preemption Mechanismus
  • Verzögerungsmodelle, Rise- und Fallzeiten, Min-, Typ- und Max-Zeiten

Fehlerhaftes Modell

  • ASSERT Statement, Entity Statement Part, Setup und Hold Intervall

Testbench

  • Signalgenerierung, Auswertung
  • Packages textio und std_logic_textio, Ist-/Soll-Vergleich

VITAL (VHDL Initiative Toward ASIC Libraries)

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Hinweis: Dieses Seminar findet in der Hochschule München statt.

  • Den genauen Veranstaltungsort teilen wir Ihnen in der Durchführungsbestätigung mit.

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