Armv8-A, Armv9-A: 64-bit Architekturen und deren Besonderheiten

Ziele -
Ihr Nutzen

AArch64 oder auch ARM64 ist die 64-Bit-Version der Core-Architekturfamilie von Arm. Sie wurde 2011 mit der Armv8-Architektur eingeführt und später in die Armv9 Version integriert und stellt aktuell die leistungsfähigste Core-Architektur von Arm dar. Genutzt wird sie in vielen Arm-Prozessoren, wie Cortex®-A32, -A35, -A53, -A55, -A57, -A72, -A73 und -A75 bis hin zu den Leistungsträgern Cortex®-A520, -A720 oder Cortex®-X4. Auch der neueste Vertreter von KI- (AI) und ultraeffizienten Prozessoren wie Cortex®-A320 nutzt die vielfältigen Erweiterungen von Armv9.
In diesem Training lernen Sie die Armv8-A und Armv9-A Architektur mit ihren Besonderheiten und Vorteilen kennen. Sie verstehen es, Mikrocontroller mit entsprechenden Kernen für Ihre Zwecke auszuwählen und effizient einzusetzen. Sie können C/C++ und Assembler-Programme erstellen, nutzen Safety- und Security-Mechanismen und haben den perfekten Einstieg in die Entwicklung Cortex® Armv8-A- bzw. Armv9-A-basierter Systeme.
IHRE VORTEILE:

Teilnehmer

Software- und Hardware-Entwickler, System-Architekten

Voraussetzungen

Grundkenntnisse Mikrocontroller-Architekturen

Inhalt

Armv8-A, Armv9-A Architecture Overview Cortex AArch64 Processor Family Overview

• V8: Cortex-A32, -A35, -A53, -A55, -A57, -A72, -A73, -A75
• V9: Cortex-A520, -720, A320, Cortex-X4

Cortex AArch64 Processor Core

• AArch64 Register Organization
• General Purpose, Special Purpose, System Control Registers
• Execution States
• Exception Levels
• Cortex-A 32-Bit Compatibility

Cortex AArch64 Instruction Set Architecture (ISA) Overview

• Loads and Stores
• Data Processing
• Flow Control
• Bit Manipulation
• Conditional Execution
• Scalar Floating Point and SIMD

Barriers and Synchronization

• Data Barriers, Instruction Barriers
• Synchronization, Mutex, Semaphore
• Local and Global Exclusive Monitors
• OS Support

Cortex AArch64 Exception Model

• Interrupts
• Synchronous Exceptions
• Asynchronous Exceptions
• System Errors
• Exception Handling in EL1
• Exceptions in EL2 and EL3
• GIC, Global Interrupt Controller Overview

Cortex AArch64 Memory Model

• Memory Types and Access Permissions
• Shareability, Cacheability
• Alignment and Endianness
• Tagged Pointers

Cortex AArch64 Memory Management

• Memory Management Unit, MMU
• Translation Look-aside Buffer, TLB
• TLB Maintenance Operations
• Translation Table Tree Organization
• Translation Levels
• Translation Table Entries, Attributes
• Translation at EL0/EL1
• Translation at EL2/EL3
• Stage 1 and Stage 2 Translation
• System MMU

Cortex AArch64 Caches

• L1 and L2 Cache Operations and Organization
• Cache Maintenance Operations
• Cache Coherency in Singlecore and Multicore Systems
• Cache Coherent Interconnect Devices

Cortex AArch64 Power Management

• Arm Core Power Modes
• Power Control
• Arm Multicore Processor Power Modes
• Power State Coordination

Cortex AArch64 Debug

• Debug Facilities and Features
• Trace Capabilities
• Performance Monitor Unit
• Activity Monitor Unit

Cortex AArch64 Booting Singlecore/Multicore Systems

• Booting a Multicore/Multiprocessor System
• Start-up, from Reset to main()

Cortex AArch64 Virtualization

• Arm Virtualization Support for a Hypervisor
• Memory Management
• Virtual Exceptions
• Generic Timer – Virtual Timer

Cortex AArch64 Security

• Security Basics
• Trusted Base System Architecture (TBSA)
• Trusted Boot
• Trust Zone Controller

Armv9 Features

• Arm Confidential Compute Architecture (CCA)
• Realm Memory Extension (RME)
• Branch Target Identification (BTI)
• Memory Tagging Extension (MTE)
• Pointer Authentication (PA)
• Scalable Vector Extension (SVE2)
• Scalable Matrix Extension (SME)
• Arm®v9.2-A Debug Logic (TRBE, ETE, SPE, PMU, ELA)

Praktische Übungen

• Sie erhalten Ihre Übungsverzeichnisse und Lösungsbeispiele für alle Übungsaufgaben.

Termine

Termine auf Anfrage

Anmeldecode:

AARCH64