Autoren: Timo Stripf, Michael R\u00fcckauer und Oliver Oey, emmtrix Technologies GmbH<\/p>\n
Neuste eingebettete Systeme werden zunehmend mit leistungsf\u00e4higen Multicore-Prozessoren sowie FPGA-Beschleunigern ausgestattet. Das ist notwendig, um die immer h\u00f6heren Performanzanforderungen von Anwendungen bei m\u00f6glichst niedrigem Energieverbrauch zu erf\u00fcllen. Die Programmierung solcher heterogenen Multicore-Systeme in Unternehmen wird derzeit \u00fcberwiegend manuell realisiert. Dies ist sehr komplex, teuer und zeitaufw\u00e4ndig und stellt Software-Entwickler vor eine gro\u00dfe Herausforderung. Viele Unternehmen scheuen aus diesem Grund den Einsatz von Multicore sogar g\u00e4nzlich.<\/strong><\/p>\n Im Markt f\u00fcr eingebettete Systeme wird h\u00e4nderingend nach Programmierl\u00f6sungen f\u00fcr Multicore-Systeme gesucht. In diesem Vortrag werden Werkzeuge f\u00fcr die automatisierte C-Code Generierung und Parallelisierung aus MATLAB\u00ae, Simulink und Scilab f\u00fcr heterogene eingebettete Multicore-Systeme vorgestellt.<\/strong><\/p>\n Laut Studien [1] ist die Programmierung von eingebetteten Mehrkernsystemen 4,5-mal so teuer und ben\u00f6tigt 3-mal so viele Software-Ingenieure wie die Programmierung von Einkernsystemen und dauert 25% l\u00e4nger. Das Problem hierbei ist insbesondere der Mehraufwand durch die Verteilung der Aufgaben auf die einzelnen Kerne, der zus\u00e4tzliche Testaufwand, sowie Probleme durch zus\u00e4tzliche Fehlerquellen wie Race Conditions oder Deadlocks. Insbesondere letzteres sind Fehler, die besonders schwierig zu Debuggen sind und daher von Entwicklern gef\u00fcrchtet werden. Bei heterogenen Systemen (im Vergleich zu homogenen Systemen) kommt zus\u00e4tzlich noch der Mehraufwand hinzu, entscheiden zu m\u00fcssen, welcher Anwendungsteil auf welchem Prozessortyp oder Beschleuniger ausgef\u00fchrt werden soll, um ein effizientes Ergebnis bez\u00fcglich Performanz & Energieverbrauch zu erzielen.<\/p>\n Die emmtrix Technologies GmbH hat ein Entwicklungswerkzeug entwickelt, welches die Probleme bei der parallelen Softwareentwicklung f\u00fcr eingebettete heterogene Mehrkernprozessoren adressiert. Mittels automatischer Parallelisierung und Codegenerierung werden die aufw\u00e4ndigen Aufgaben automatisiert, sowie die Parallelisierung innerhalb einer graphischen Benutzeroberfl\u00e4che erheblich vereinfacht. Als Eingabe werden MATLAB\u00ae-Skripte, Simulink-Modelle sowie die Open-Source-Alternative Scilab unterst\u00fctzt. Der Programmierer kann sich auf die Entwicklung des Algorithmus konzentrieren, w\u00e4hrend die Anpassungen an die Zielhardware automatisch durch die Werkzeugkette erledigt werden. Schlie\u00dflich kann die L\u00f6sung direkt auf der Zielhardware ausgef\u00fchrt und getestet werden. Diese Automatisierung der Parallelisierung erm\u00f6glicht Rapid Prototyping, was den Aufwand des Entwicklungszyklus zur Evaluation einer parallelen L\u00f6sung erheblich reduziert.<\/p>\n Als Beispielanwendung dient ein \u00fcberschaubares Teilproblem aus der industriellen Bildverarbeitung, das als MATLAB\u00ae-Programm implementiert ist. Es wird ein Bild von einer Kamera eingelesen, eine Kantendetektion mittels eines Sobel-Filters durchgef\u00fchrt, sowie das Ergebnis auf einem Bildschirm ausgegeben.<\/p>\n Als Zielsystem kommt ein ZedBoard [2] mit einem Zynq-7000 FPGA (XC7Z020) zum Einsatz, der einen Dual-Core Cortex A9 Prozessor mit FPGA-Logik kombiniert. Die programmierbare FPGA-Logik dient sowohl zur Bildakquise von der angeschlossenen Kamera, zur Ausgabe des Bildes auf dem Monitor, als auch als Hardwarebeschleuniger f\u00fcr Teile der Beispielanwendung. Auf dem System l\u00e4uft ein Linux-Betriebssystem.<\/p>\n Im Folgenden ist der Grundaufbau der MATLAB\u00ae-Anwendung gezeigt (siehe\u00a0PDF<\/a>):<\/p>\n Der Grundaufbau des Filters ist, dass zun\u00e4chst zwei 2D-Faltungsfilter (conv2) f\u00fcr die Erkennung der horizontalen und vertikalen Kanten angewandt werden. Als Faltungsmatrix wird k bzw. die Transponierte k\u2018 verwendet. Richtungsunabh\u00e4ngige Kanteninformationen werden durch die Kombination beider Ergebnisse erzielt. Als Ausgabebild werden Kanten angezeigt, sobald ein Schwellwert \u00fcberschritten ist. In unserem Beispiel wird 0,7 angenommen.<\/p>\n Als erster Arbeitsschritt wird das MATLAB\u00ae-Programm zun\u00e4chst in sequentiellen C-Quellcode f\u00fcr die Zielarchitektur \u00fcbersetzt. Hierbei kommt der emmtrix Code Generator zum Einsatz. Dieser unterst\u00fctzt sowohl MATLAB\u00ae- und Scilab-Skripte als auch Simulink-Modelle. Der generierte C-Code ist bereits f\u00fcr die Parallelisierung vorbereitet.<\/p>\n Ein wichtiger Aspekt ist hierbei die Modellierung des Interface-Codes (siehe\u00a0PDF<\/a>).<\/p>\n Der Interface-Code nimmt die Eingangsdaten entgegen und gibt die Ausgangsdaten aus. Dieser ist unterschiedlich, je nachdem wo und in welcher Umgebung der Code ausgef\u00fchrt wird. Zur Evaluation des Programmes auf dem PC kann z.B.\u00a0interface_indata<\/span>\u00a0innerhalb der MATLAB\u00ae-Anwendung auf eine Bilddatei zugreifen und\u00a0interface_outdata<\/span>\u00a0schreibt das Ergebnis auf die Festplatte. Auf diese Art wurde z.B. auch das Bild in Abbildung 1 (siehe Abb. 1,\u00a0PDF<\/a>) erzeugt. F\u00fcr eine sp\u00e4tere Ausf\u00fchrung auf der Hardware wird der Interface-Code dann durch eine Ansteuerung der Kamera bzw. \u00a0des Bildschirms ersetzt.<\/p>\n Nach der Generierung des sequentiellen Programms wird dieses auf dem PC mit Testeingangsdaten ausgef\u00fchrt. Hierbei wird ein Profiling durchgef\u00fchrt, mit dem die Ausf\u00fchrungszeiten f\u00fcr die eingestellte Zielarchitektur ermittelt werden. Als Ergebnis wird dann im emmtrix Parallel Studio [3] eine hierarchische Programmdarstellung angezeigt, die die Ausf\u00fchrungszeiten der verschiedenen Porammteile zeigt. Auf der horizontalen Achse ist die Zeit gegeben. Auf der untersten Ebene ist die main-Funktion, die das gesamte Programm repr\u00e4sentiert und sich \u00fcber die ganze Zeit erstreckt. Auf der zweiten Ebene befindet sich am Anfang und Ende die Funktionsaufrufe f\u00fcr die Interface-Funktionen. In der Mitte ist der gr\u00f6\u00dfte Block der Aufruf der sobel-Funktion. Innerhalb der Funktion kann man gut die beiden 2D-Falterungsfilger (conv2_1 und conv2_2), sowie die For-Schleife zur Kombination der beiden Faltungsergebnisse erkennen. Tiefere Ebenen werden in diesem Beispiel aus \u00dcbersichtszwecken nicht mehr dargestellt.<\/p>\n Zun\u00e4chst wird das Programm f\u00fcr den Dual-Core-Prozessor des Zynq-Systems parallelisiert. Hier hat der automatische Scheduler bereits eine sinnvolle Verteilung gefunden. Ansonsten kann der Benutzer in der hierarchischen Darstellung immer in den Prozess eingreifen und z.B. den Prozessorkern pro Programmteil\/-block festlegen. Damit beh\u00e4lt der Benutzer stets die volle Kontrolle \u00fcber die Parallelisierung.<\/p>\n Ein Ergebnis der Parallelisierung besteht darin, welche Programmteile gemeinsam auf einem Prozessor abgearbeitet werden bzw. wie tief ein Programm aufgebrochen werden soll. Dies ist in der oberen Darstellung (siehe Abb. 2,\u00a0PDF<\/a>) anhand der roten Linie erkennbar. Anhand der K\u00e4stchen rechts unten ist die Zuweisung auf den jeweiligen Prozessorkern erkennbar.<\/p>\n Diese Programmteile findet man ebenfalls in der Scheduling-Ansicht (siehe Abb. 3,\u00a0PDF<\/a>) wieder, die den Ablauf des parallelen Programms repr\u00e4sentiert. Hier kann man erkennen, dass die beiden 2D-Faltungsoperationen auf zwei unterschiedliche Prozessoren verteilt wurden und dadurch die Anwendung um ca. 50% beschleunigt wird.<\/p>\n Das emmtrix Parallel Studio erlaubt das direkte Ausf\u00fchren der parallelisierten Anwendung auf der Zielarchitektur. Dazu wird zun\u00e4chst eine automatische Codegenerierung basierend auf dem berechneten Schedule durchgef\u00fchrt und paralleler Code erzeugt. F\u00fcr den parallelen Code kann unter verschiedenen APIs wie z.B. MPI, Prozesse oder pthreads ausgew\u00e4hlt werden. F\u00fcr die Zynq-Zielarchitektur bieten sich pthreads (POSIX Threads) an, da die Architektur \u00fcber einen gemeinsamen Speicher verf\u00fcgt.<\/p>\n F\u00fcr das Rapid Prototyping wird der generierte Code mit einem Template f\u00fcr das Zielsystem kombiniert. Im Template ist die Initialisierung, Hauptschleife, die Ansteuerung der Kamera und des Bildschirms sowie die Hardware-Implementierung der Interface-Funktionen realisiert.<\/p>\n Die finalen C-Dateien werden auf das Zielsystem \u00fcbertragen und dort direkt lokal in Linux kompiliert. Dadurch erspart man sich auf dem Host-System die Einrichtung eines Cross-Compilers. Nach der Kompilierung kann es direkt auf dem Zielsystem ausgef\u00fchrt werden und man kann seine Anwendung live testen. Der gesamte Vorgang von der sequentiellen Codegenerierung bis zur Ausf\u00fchrung der Anwendung ist voll automatisiert und l\u00e4uft in kurzer Zeit durch die gesamte Toolchain.<\/p>\n Neben dem funktionalen Test der Anwendung, wird beim Rapid Prototyping noch die Performanz auf der Zielarchitektur evaluiert. Dazu werden im Anwendungscode Profiling-Befehle integriert. Diese messen auf der Hardware das Schedule der parallelen Anwendung und erlauben somit einen Vergleich mit dem vorher berechneten Schedule.<\/p>\n Im emmtrix Parallel Studio k\u00f6nnen die Unterschiede visualisiert werden. In Abbildung 4 (siehe\u00a0PDF<\/a>) ist der Unterschied auf dem ersten Prozessorkern vom berechneten zum gemessenen Schedule zu sehen. Hierbei ergibt sich insbesondere eine Abweichung f\u00fcr den Interface-Code (BB3). Bei einem weiteren Durchlauf k\u00f6nnen die Abweichungen dann ber\u00fccksichtigt werden.<\/p>\n Der vorgestellte Workflow f\u00fcr die Parallelisierung l\u00e4sst sich auch einfach auf FPGA-Beschleunigern anwenden. In unserem Beispiel m\u00f6chten wir jetzt einen der beiden Faltungsfilter auf dem FPGA ausf\u00fchren (siehe dazu Abb. 5,\u00a0PDF<\/a>). Per Rechtsklick auf den Block30 bzw. die conv2_2 Funktion, kann dieser manuell auf den FPGA gesetzt werden. Im Hintergrund wird dann per High-Level Synthese von Xilinx [4] das C-Teilprogramm als Hardwarebeschleuniger synthetisiert. Nach einer Synthese von ca. 1 Minute stehen dann erste Performanzinformationen zur Verf\u00fcgung, die dann f\u00fcr das Schedule verwendet werden k\u00f6nnen.<\/p>\n Die frei gewordenen Kapazit\u00e4ten auf dem zweiten Prozessorkern kann man dann z.B. durch Aufteilung des ersten Faltungsfilters auf zwei Prozessorkernen nutzen, wodurch insgesamt die Performanz der Anwendung weiter verbessert wird.<\/p>\n In diesem Artikel wurden die emmtrix Werkzeuge vorgestellt, welche die Programmierung von eingebetteten heterogenen Multicore-Systemen erleichtern, indem die sonst zeitaufw\u00e4ndige Parallelisierung automatisiert durchgef\u00fchrt wird. Bei Evaluationen konnte gezeigt werden, dass dadurch der Entwicklungsaufwand zwischen 50-80% [5] reduziert werden kann.<\/p>\n An einem Beispiel aus der industriellen Bildverarbeitung wurde eine MATLAB\u00ae-Anwendung f\u00fcr ein Zynq-System optimiert. Zun\u00e4chst wurde der MATLAB\u00ae-Code in sequentiellen C-Code \u00fcbersetzt und die Performanz der Programmteile in einer hierarchischen Darstellung angezeigt. Die hierarchische Darstellung erlaubt hierbei die Analyse des Programms und die Steuerung der Parallelisierung. Der Benutzer kann hier z.B. festlegen, auf welchem Prozessorkern ein Anwendungsteil ausgef\u00fchrt werden soll. Zus\u00e4tzlich k\u00f6nnen auch einzelne Programmteile auf den FPGA ausgelagert werden. In einer Scheduling-Ansicht wird dann der genaue Ablauf der parallelisierten Anwendung angezeigt. Mittels Codegenerierung wird automatisch paralleler C-Code erzeugt. Dieser kann direkt f\u00fcr die Zielarchitektur kompiliert und auf dieser ausgef\u00fchrt werden, wodurch Rapid Prototyping erm\u00f6glicht wird.<\/p>\n [1] „Next Generation Embedded Hardware Architectures: Driving Onset of Project Delays, Cost Overruns, and Software Development Challenges,“ VDC Research, September 2010.<\/p>\n [2]\u00a0„ZedBoard\u2122 – Xilinx Zynq\u00ae-7000 All Programmable SoC“ [Online)<\/a><\/p>\n [3]\u00a0„emmtrix Parallel Studio“, emmtrix Technologies GmbH, 2016 [Online]<\/a><\/p>\n [4]\u00a0„Vivado High-Level Synthesis“, Xilinx Inc. [Online]<\/a><\/p>\n [5]\u00a0„ALMA Project, Test cases evaluation report“, 2015 [Online]<\/a><\/p>\n \u00a0<\/strong>Beitrag als PDF downloaden<\/strong><\/a><\/p>\n Wollen Sie sich auf den aktuellen Stand der Technik bringen?<\/strong><\/p>\n Dann informieren Sie sich\u00a0hier<\/strong>\u00a0<\/a>zu Schulungen\/ Seminaren\/ Trainings\/ Workshops und individuellen Coachings von MircoConsult zum Thema Multicore \/Mikrocontroller.<\/p>\n Training & Coaching zu den weiteren Themen unseren Portfolios finden Sie\u00a0hier<\/a>.<\/strong><\/p>\n Wertvolles Fachwissen zum Thema Multicore \/Mikrocontroller steht\u00a0hier\u00a0<\/a>f\u00fcr Sie zum kostenfreien Download bereit.<\/p>\nMotivation<\/h2>\n
Beispielanwendung & Testumgebung<\/h2>\n
Generierung sequentiellen C-Codes<\/h2>\n
Analyse des Programms<\/h2>\n
Parallelisierung des Programms<\/h2>\n
Rapid Prototyping<\/h2>\n
Hardware-Profiling<\/h2>\n
Unterst\u00fctzung von heterogenen Systemen<\/h2>\n
Zusammenfassung<\/h2>\n
Literatur- und Quellenverzeichnis<\/h2>\n
\nMulticore – unsere Trainings & Coachings<\/h2>\n
\nMulticore – Fachwissen<\/h2>\n